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塘厦 网站建设 百度推广,seo技术蜘蛛屯,咖啡公司网站建设策划书,网站工作室 需要什么手续pll频率合成器电路 smic40nm工艺 1.vref40M 2.out_pll2.4G 3.Icp100u 4.Kvco50M 5.bandwidth200k今天咱们来搞个实战型的PLL频率合成器设计#xff0c;用SMIC40nm工艺搓个2.4GHz的时钟。老规矩#xff0c;先上架构图#xff08;假装这里有图#xff09;#xff1a;传统电荷…pll频率合成器电路 smic40nm工艺 1.vref40M 2.out_pll2.4G 3.Icp100u 4.Kvco50M 5.bandwidth200k今天咱们来搞个实战型的PLL频率合成器设计用SMIC40nm工艺搓个2.4GHz的时钟。老规矩先上架构图假装这里有图传统电荷泵锁相环结构VCO套着分频器转圈圈。先看分频器这块硬骨头。VREF给的是40MHz晶振输出要怼到2.4GHz分频比N60没跑了。Verilog代码搞个可编程分频器module div60( input clk_in, input rst_n, output reg clk_out ); reg [5:0] cnt; always (posedge clk_in or negedge rst_n) begin if(!rst_n) begin cnt 6d0; clk_out 1b0; end else begin if(cnt 6d59) begin cnt 6d0; clk_out ~clk_out; end else begin cnt cnt 1b1; end end end endmodule这代码看着清爽实际流片可能得加同步电路防亚稳态。高频下计数器每个bit的延时都要抠到ps级建议用门控时钟优化功耗。接下来是重头戏VCO设计。Kvco50M这个参数有点意思意味着控制电压每变1V频率漂50MHz。SMIC40nm的电压范围大概在0.9-1.2V所以调谐范围要卡在这个区间。用Verilog-A建模环形振荡器include constants.vams module vco (out, vctrl); output out; voltage out; input vctrl; voltage vctrl; parameter real kvco50e6; parameter real vmin0.7, vmax1.3; real freq, phase; analog begin freq kvco*(V(vctrl)-vmin) 1e9; //1GHz基频 phase 2*M_PI*idtmod(freq, 0.0, 1.0); V(out) 1.0*sin(phase); end endmodule注意这里用idtmod防相位累积溢出实际版图要做对称布局消除偶次谐波。测试时记得扫一下Vctrl电压看看频率线性度是不是达标。电荷泵的100uA电流设置是门学问SMIC40的PMOS和NMOS要做到精确匹配得下点功夫。用单位电流镜结构版图画个dummy管防边缘效应。环路滤波器参数计算掏出经典公式import numpy as np Kvco 50e6 Icp 100e-6 N 60 omega 2*np.pi*200e3 C1 (Icp*Kvco)/(N*omega**2) R 2*np.sqrt(N/(Icp*Kvco*C1**2)) print(fC1{C1:.2e} F, R{R:.2f} Ohm)输出结果大概C14.7nFR12kΩ左右。不过实际用片上电容的话这么大的电容得做成MOS电容阵列注意漏电问题可能影响环路稳定性。最后来个整体仿真验证用Verilog-AMS搭个testbench。重点看锁定时间和相位噪声2.4GHz下1MHz偏移处怎么也得做到-120dBc/Hz以下。如果发现环路震荡赶紧查电荷泵的电流失配或者VCO增益是不是飘了。这方案有个坑点SMIC40的金属层薄电感Q值低做LC VCO可能翻车。稳妥点还是用环形振荡器加校准电路虽然相位噪声差点但面积和功耗更友好。各位道友在实际流片时记得多留几个测试点鬼知道工艺偏差会闹什么幺蛾子。